Tại sao tín hiệu refclk_fgt_enabled_[n] trên Tham chiếu F-Tile và Xung nhịp PLL Hệ thống FPGA IP không hoạt động như mong đợi trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.2?

Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.2, tín hiệu đầu ra refclk_fgt_enabled_[n] trên Tham chiếu F-Tile và Đồng hồ PLL Hệ thống FPGA IP sẽ luôn là 1'b0 khi bạn bật chế độ màn hình bằng cách đặt en_refclk_fgt_[n][1..0] là 2'b11. Tín hiệu refclk_fgt_enabled_[n] chỉ hoạt động khi tín hiệu en_refclk_fgt_[n] được đặt thành 2'b00 (Tắt REFCLK) hoặc 2'b01 (Bật REFCLK).

Bạn không nên đặt tín hiệu en_refclk_fgt_[n][1..0] thành 2'b11. Nếu bạn muốn theo dõi trạng thái của đồng hồ tham chiếu bộ thu phát F-Tile FGT của mình, bạn có thể suy ra điều này bằng cách theo dõi tín hiệu tx_pll_locked của IP FPGA F-Tile PMA/FEC Direct PHY

Sự cố này được khắc phục trong phiên bản phần mềm Quartus® Prime Pro Edition 23.3.