ID bài viết: 000095590 Loại nội dung: Lỗi in Lần duyệt cuối: 03/10/2023

Tại sao các biến thể F-Tile với bộ phân loại PTP và Tx PTP được bật trong Hệ thống con Ethernet Intel® FPGA IP không thể biên dịch khi sử dụng trình mô phỏng Synopsys* VCS?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 23.2, các biến thể F-Tile với bộ phân loại gói PTP và PTP được bật trong Hệ thống con Ethernet Intel® FPGA IP sẽ không thể biên dịch khi sử dụng trình mô phỏng Synopsys* VCS.

    Sự cố này không ảnh hưởng đến các trình mô phỏng được hỗ trợ khác.

    Độ phân giải

    Để khắc phục sự cố này, thêm khoá chuyển đổi "-ignore initializer_driver_checks" vào phần USER_DEFINED_ELAB_OPTIONS của tệp run_vcs.sh được tìm thấy trong thư mục <ví dụ thiết kế tên dự án>/example_testbench.

    Sự cố này đã được khắc phục trong phiên bản 23.3 của Phần mềm phiên bản Intel® Quartus® Prime Pro.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    Intel® Agilex™ FPGA và SoC FPGA

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.