Mô tả
Trong giai đoạn tạo Support-Logic, Phần mềm Quartus™ Prime Pro Edition sắp xếp lại thứ tự ưu tiên của các tệp SDC (Synopsys Design Constraints) trong các dự án mà bất kỳ IP F-tile nào cũng được khởi tạo. Điều chỉnh này được thực hiện để ngăn chặn các lỗi không mong muốn do lệnh SDC không chính xác. Điều quan trọng cần lưu ý là hành vi này không phải là dấu hiệu của lỗi. Tuy nhiên, nó có thể dẫn đến lỗi khi xác định các ràng buộc dựa trên xung nhịp được tạo trong giai đoạn Tạo logic Tile. Điều này là do các ràng buộc có thể nhắm mục tiêu các xung nhịp chưa được xác định sau giai đoạn Tạo logic dựa trên thứ tự SDC mới.
Độ phân giải
Nếu bạn cần rút ra các ràng buộc của riêng mình từ đồng hồ Tile vì bất kỳ lý do gì, hãy làm theo các bước dưới đây:
- Chạy các giai đoạn Tạo IP và Tạo logic hỗ trợ.
- Sử dụng GUI, đi tới Bài tập > Cài đặt > Trình phân tích thời gian và sử dụng các nút "Lên" và "Xuống" để sắp xếp lại các tệp khi cần; nếu không, hãy mở tệp QSF (Tệp cài đặt Quartus) của bạn và sắp xếp lại thứ tự tệp SDC.
- Chạy các giai đoạn biên dịch tiếp theo: Phân tích và Tổng hợp, Fitter, và Assembler.