Liên quan đến cấu hình thiết bị với bitstream được nén, hãy tham khảo Bảng 57 trong Bảng dữ liệu thiết bị Cyclone® V FPGA, trong đó nêu rõ sự giảm tần số đồng hồ bắt buộc.
Thời gian cấu hình FPP phụ thuộc vào tỷ lệ DCLK sang DỮ LIỆU và tỷ lệ nén.
Ví dụ sau cho thấy một cách dễ dàng để tính thời gian cấu hình cho tệp nén và không nén:
Giả sử không có tệp nén 100%, tỷ lệ = 1, thời gian cấu hình = 100*1 = 100 đồng hồ
Đối với tệp nén 50%, tỷ lệ = 4, thời gian cấu hình = 50*4 = 200 đồng hồ (nén 50% mất gấp đôi thời gian cấu hình so với không nén)
Đối với tệp nén 25%, tỷ lệ = 4, thời gian cấu hình = 25*4 = 100 đồng hồ (cùng thời gian cấu hình không nén)
Tóm lại, bạn sẽ cần nén <25% để đạt được thời gian cấu hình thấp hơn so với không có tệp nén cho rộng 16 bit FPP.
Đối với chế độ AS, Cyclone® V FPGAs không có tỷ lệ DCLK sang DỮ LIỆU, bạn có thể tính toán dựa trên kích thước tệp bằng cách giám sát nSTATUS cao đến CONF_DONE để so sánh giữa bitstream nén và không nén.