ID bài viết: 000094987 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 18/05/2023

Lỗi (175020): Bộ điều hợp không thể đặt logic IO_LANE là một phần của Thành phần chung ed_synth_phylite_s20_0_example_design, bị hạn chế, vì không có vị trí hợp lệ trong khu vực cho logic của loại này

Môi Trường

  • Phần mềm thiết kế Intel® Quartus® Prime
  • Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 20
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm phiên bản tiêu chuẩn Intel® Quartus® Prime phiên bản 20.4, bạn có thể gặp phải vấn đề phù hợp hơn trong khi đặt chia sẻ REFCLK giữa các ô IO48 trong cùng một ngân hàng trong Giao diện PHY Lite Intel Agilex® 7 FPGA IP.

    Độ phân giải

    Các lỗi này là do giới hạn phần cứng. Bộ chỉnh không kiểm tra sự hạn chế về vị trí REFCLK vì nó giả định REFCLK cần ở trong cùng một ngăn xếp.

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.