Do sự cố trong Phần mềm Intel® Quartus® Prime Pro Edition v23.1, khi sử dụng cả PCIe PHY và PHY không phải PCIe với chế độ xung nhịp PMA trên cùng một F-tile trên thiết bị Intel Agilex® 7, bạn có thể thấy lỗi tạo logic hỗ trợ sau:
Lỗi (21842): Không thể tạo logic hỗ trợ vì các thành phần IP được sử dụng trong thiết kế có cài đặt xung đột
Lỗi: Không thể lập trình thiết kế trên các F-Tile có sẵn vì các hạn chế về vị trí nhất định là xung đột hoặc vì thiết kế đòi hỏi nhiều tài nguyên hơn so với những gì có sẵn trên thiết bị hiện tại.
Lỗi này sẽ không xảy ra nếu một PHY bổ sung không phải PCIe với chế độ xung nhịp PLL hệ thống được sử dụng và PLL hệ thống cho PHY không phải PCIe với chế độ xung nhịp PLL hệ thống đã được bật.
Lỗi này xảy ra khi PLL hệ thống chưa được kích hoạt để cấu hình PHY không phải PCIe.
Để khắc phục sự cố này, kích hoạt hệ thống PLL #0 để cấu hình PMA trực tiếp PHY với chế độ xung nhịp PMA và để xung nhịp đầu ra của hệ thống PLL #0 không kết nối. Bạn phải sử dụng hệ thống PLL #0, không phải hệ thống PLL #1 hoặc #2 cho giải pháp thay thế. Hệ thống PLL #1 hoặc #2 nên được sử dụng cho PCIe Intel FPGA IP.