ID bài viết: 000094887 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 07/12/2024

Tại sao o_rx_pcs_ready của IP FPGA F-Tile Ethernet không được xác nhận trong các trường hợp PAM4 với PMA REFCLK được đặt là các biến thể 312.5MHz không thành công với PCS sẵn sàng thấp khi gán VSR được kích hoạt trong thiết kế QSF?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.1, o_rx_pcs_ready của IP Ethernet F-Tile không được xác nhận trong các trường hợp PAM4 với PMA REFCLK được đặt là các biến thể 312,5MHz không thành công với PCS sẵn sàng thấp khi gán VSR được bật trong QSF thiết kế.

    Độ phân giải

    Để khắc phục sự cố này, vô hiệu hoá gán VSR trong thiết kế QSF.
    Sự cố này dự kiến sẽ được khắc phục trong bản phát hành tương lai của Phần mềm Quartus® Prime Pro Edition.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.