ID bài viết: 000094690 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/06/2023

Tại sao IP Ethernet E-Tile cho Intel Agilex® 7 FPGA bị kẹt trong quá trình cấu hình lại động 100G-PAM4?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP cứng E-tile cho IP FPGA Intel® Ethenet
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do một lỗi trong IP E-Tile E-Tile cho Intel Agilex® 7 FPGA, nếu bạn đang sử dụng thiết lập lại IP (i_csr_rst_n) trong quá trình cấu hình lại động, "DR_busy" có thể bị kẹt, không thể đạt được "wait_for_ehipg_cfg_load_done". Không thể khôi phục tình trạng này bằng cách cài đặt lại IP. Chỉ tải xuống lại hình ảnh FPGA phục hồi liên kết.

Độ phân giải

Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 23.1

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Intel Agilex® 7 FPGAs and SoC FPGAs F-Series

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.