Bạn có thể gặp phải lỗi này khi bộ phát LVDS SERDES Intel® FPGA IP được điều khiển bởi một PLL từ các ngân hàng I/O lân cận trong các thiết bị intel® Arria® 10.
Phần mềm Intel® Quartus® Prime phiên bản Pro không cho phép PLLs I/O truyền các kênh truyền trong các ngân hàng I/O lân cận. Điều này sẽ dẫn đến sự jitter bổ sung trên các kênh TX gây ra bởi đường dẫn đồng hồ đi qua lõi / PLLs tầng.
Nếu một ngân hàng I/O PLL điều khiển các kênh máy phát trong các ngân hàng I/O lân cận, ngân hàng đó phải điều khiển ít nhất một kênh phát trong cùng một ngân hàng.
Sổ tay I/Os đa năng và Cấu tạo Lõi Intel® Arria® 10 sẽ được cập nhật để nhấn mạnh nguyên tắc vị trí LVDS như minh họa dưới đây:
PLL ngân hàng I/O có thể điều khiển các kênh máy phát vi phân trong ngân hàng I/O lân cận chỉ trong các điều kiện sau:
- Giao diện là một giao diện rộng của bộ phát Intel® FPGA IP LVDS SERDES trải rộng trên nhiều ngân hàng I/O
- Với tx_outclock hoạt động— máy phát có hơn 22 kênh
- Với tx_outclock tắt— máy phát có hơn 23 kênh
- PLL cũng ổ đĩa ít nhất một kênh phát trong ngân hàng I/O của riêng mình