ID bài viết: 000094606 Loại nội dung: Bảo trì & Hiệu năng Lần duyệt cuối: 06/08/2024

Tại sao IP PFL-II không đáp ứng thông số kỹ thuật thời gian 'nCONFIG cao đến cao nSTATUS' của Agilex™ 7 cho cấu hình FPGA?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP FPGA Intel® PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 20.1, IP PFL-II hết thời gian chờ ở mức 5ms. Thời gian cấu hình tối đa dự kiến từ biểu dữ liệu là 20ms cho Agilex™ 7.

Độ phân giải

Để giải quyết vấn đề này, người dùng có thể thay đổi tham số cấp cao nhất IP được gọi là 'CONF_WAIT_TIMER_WIDTH' bằng cách thêm +2.

Sự cố này đã được khắc phục trong phần mềm Quartus® Prime Pro Edition phiên bản 23.2.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Intel Agilex® 7 FPGAs and SoC FPGAs

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.