ID bài viết: 000094086 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 09/04/2024

Tại sao có vi phạm về thời gian trên các miền đồng hồ *pld_fpll_shared_direct_async_out_hioint[2] trong thiết bị Agilex™ 7 F-Tile PMA/FEC Direct PHY Multirate FPGA IP?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố với thiết bị Agilex™ 7 F-Tile PMA / FEC Direct PHY Multirate FPGA IP trong Phần mềm Quartus® Prime Pro Edition phiên bản 22.4 trở về trước, bạn có thể thấy vi phạm thời gian trên các lần chuyển đồng hồ sau:

    Từ đồng hồ:
    *_auto_tiles|*__reset_controller_src_divided_osc_clk

    Đến đồng hồ:
    *_auto_tiles|*|hdpldadapt_tx_chnl_*|pld_fpll_shared_direct_async_out_hioint[2]

    Độ phân giải

    Vi phạm giữa các miền đồng hồ này là không hợp lệ và có thể tránh được bằng lệnh set_false_path .

    Vấn đề này dự kiến sẽ được giải quyết trong bản phát hành tương lai của Phần mềm Quartus® Prime Pro Edition.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.