ID bài viết: 000094051 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/05/2023

Tại sao AM_LOCK và RX_PCS_READY không hiển thị khi mô phỏng IP Ethernet E-tile Không PTP cho Intel Agilex® 7 FPGA 100GE MAC+PCS với Mẫu thiết kế mô phỏng RS-FEC (528.514) tùy chọn với bị vô hiệu sim_mode?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP cứng E-tile cho IP FPGA Intel® Ethenet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 22.4 trở lên, mô phỏng không hiển thị AM_LOCK RX_PCS_READY cho cấu hình sau đây của IP Ethernet Non-PTP E-tile cho Intel Agilex® FPGA 100GE MAC+PCS với Ví dụ thiết kế mô phỏng RS-FEC tùy chọn. Sự cố xảy ra khi tham sim_mode được sửa đổi cho IP cứng E-Tile cho Ethernet Intel® FPGA IP (giá trị không mặc định) như sau:

    parameter sim_mode = "disable";

    Cấu hình:

    1. Trong tab IP:
      1. Đặt 100GE đơn với RSFEC hoặc 100GE tùy chọn hoặc 1 đến 4 kênh 10GE/25GE với RSFEC và PTP tùy chọn làm biến thể lõi.
      2. Đặt Kênh 100GE làm (các) kênh Hoạt động khi khởi động nếu bạn chọn 100GE hoặc 1 đến 4 kênh 10GE/25GE với RSFEC và PTP tùy chọn làm biến thể lõi.
      3. Cho phép RSFEC sử dụng tính năng RS-FEC.

        Lưu ý: Tính năng RS-FEC chỉ khả dụng khi bạn chọn 100GE hoặc 1 đến 4 kênh 10GE/25GE với RSFEC và PTP tùy chọn làm biến thể lõi.

    2. Trong tab 100GE:
      1. Đặt 100G làm tốc độ Ethernet.
      2. Đặt MAC+PCS làm Select Ethernet IP Layers thành lập tức lớp MAC và PCS hoặc MAC+PCS +(528.514)RSFEC/MAC+PCS+(528,514)RSFEC để tạo tức thì mac và PCS với tính năng RS-FEC.
    Độ phân giải

    Để tắt chính xác tham sim_mode truy cập cho IP cứng E-Tile cho Intel® FPGA IP Ethernet, thực hiện các thay đổi sau:

    Dành cho thiết kế không có AN/LT:

    1. Mở <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv.

    2. Sau khi khai báo tín hiệu, sao chép và dán dòng sau:

    defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst. E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_RSFEC_block.inst_ct3_hssi_rsfec.ct3_hssi_rsfec_encrypted_inst.ct1_hssirtl_rsfec_wrap_inst.die_specific_inst.x_rsfec_wrap. LOG2_MRK = 10;

    Đối với các thiết kế có AN/LT:

    1. Giá trị Thời gian hạn chế rơi liên kết thay đổi trong tham số IP sang năm 2000 như được hiển thị trong ảnh chụp màn hình sau:

    2. Nhấp vào Tạo HDL.

    3. Thực hiện các thay đổi <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv như được mô tả ở trên.

    Sau khi thực hiện các sửa đổi, chạy mô phỏng như mô tả trong hướng dẫn sử dụng.

    Vấn đề này là do được giải quyết trong bản phát hành trong tương lai của Phần mềm Intel® Quartus® Prime phiên bản Pro.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.