ID bài viết: 000093930 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/04/2023

Tại sao tx_ready bị mắc kẹt thấp khi sử dụng Hệ thống đa Intel® FPGA IP F-Tile PMA/FEC Direct PHY?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Bộ thu phát L-Tile H-Tile IP FPGA Intel® Stratix® 10 PHY riêng
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Khi sử dụng hệ thống đa Intel® FPGA IP F-Tile PMA/FEC Direct PHY với hỗ trợ RSFEC Kênh Cáp quang, bạn có thể thấy tình tx_ready bị kẹt thấp sau khi kích hoạt tx_reset.

    Độ phân giải

    Mặc dù không cần phải căn chỉnh khi sử dụng RSFEC với chế độ Kênh cáp quang. Bạn vẫn phải cho phép tx_am_gen_2x_ack cách đếm tx_clkout chu kỳ để hoàn thành cái bắt tay của SRC. Sau đó, tx_ready sẽ tăng cao sau khi bắt tay hoàn tất. Ghi chú này sẽ được cập nhật trong một bản phát hành thêm của Kiến trúc F-tile và PMA và Hướng dẫn Sử dụng IP FEC Direct PHY.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.