ID bài viết: 000093865 Loại nội dung: Lỗi in Lần duyệt cuối: 28/11/2023

Tại sao tín hiệu rx_block_lock của Ethernet F-Tile Intel® FPGA Hard IP bị kẹt thấp khi mô phỏng bằng trình mô phỏng Verilog Aldec* Riviera* trong Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.4 trở về trước?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.4 trở về trước, bạn có thể thấy tín hiệu rx_block_lock của Intel® FPGA Hard IP F-Tile Ethernet bị kẹt thấp khi mô phỏng bằng trình mô phỏng Verilog Aldec * Riviera *.

Độ phân giải

Không có giải pháp thay thế cho vấn đề này.
Sự cố này dự kiến sẽ được khắc phục trong bản phát hành trong tương lai của Phần mềm phiên bản Intel® Quartus® Prime Pro.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

Intel Agilex® 7 FPGAs and SoC FPGAs F-Series
Intel Agilex® 7 FPGAs and SoC FPGAs I-Series

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.