ID bài viết: 000093638 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 06/05/2024

Tại sao Tạo mẫu thiết kế IP F-Tile JESD204C Agilex™ 7 FPGA không thành công khi tốc độ dữ liệu nằm trong khoảng từ 16,3 Gbps đến 17,1 Gbps?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 22.4, bạn có thể thấy lỗi Tạo mẫu thiết kế IP F-Tile JESD204C Agilex™ 7 FPGA khi tốc độ dữ liệu nằm trong khoảng từ 16,3 Gbps đến 17,1 Gbps cho tất cả các thiết bị cấp tốc độ PMA.

Nguyên nhân của vấn đề này là một vòng lặp khóa pha nội bộ (PLL) được chọn chế độ không chính xác.

Độ phân giải

Không có cách giải quyết.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA và FPGA SoC Intel® Agilex™ 7

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.