ID bài viết: 000092818 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/08/2023

Tại sao Intel® FPGA IP F-Tile CPRI PHY trong ví dụ thiết kế được tạo không đặt lại đúng cách sau khi FPGA cấu hình?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 22.3, có sự cố trong mã RTL của tệp Ví dụ thiết kế F-Tile CPRI PHY Intel® FPGA IP cpriphy_ftile_hw.v. Tín hiệu trạng thái đặt lại ninit_done từ Intel® FPGA IP Đặt lại Bản phát hành không được kết nối với các cổng đặt lại F-Tile CPRI PHY Intel FPGA IP. Do đó, tín hiệu đặt lại không có hiệu lực trong quá trình chạy phần cứng.

    Độ phân giải

    Bạn có thể thêm tín hiệu ninit_done và init_done vào i_reconfig_reset, i_rest_n, i_tx_rst_n và i_rx_rst_n trong tệp cpriphy_ftile_hw.v dưới mô-đun dut_wrapper.

    .i_reconfig_reset (i_reconfig_reset | ninit_done), //hoạt động cao
    .i_rst_n (i_rst_n[cpriphy_inst] &; init_done ),
    .i_tx_rst_n (i_tx_rst_n[cpriphy_inst] &init_done ),
    .i_rx_rst_n (i_rx_rst_n[cpriphy_inst] &init_done ),

    Sự cố này được khắc phục bắt đầu từ Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.4.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi I

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.