ID bài viết: 000092752 Loại nội dung: Lỗi in Lần duyệt cuối: 10/06/2025

Tại sao các thiết bị Agilex™ 7 FPGA không thể cấu hình lại sau khi đồng hồ tham chiếu PLL của Hệ thống F-tile bị mất tạm thời?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 23.1 trở về trước, nếu đồng hồ tham chiếu Hệ thống PLL F-tile của bạn bị gián đoạn hoặc tình trạng mất tạm thời, bạn có thể quan sát thấy thiết bị Agilex™ 7 FPGA không thể cấu hình lại.

Altera khuyên bạn nên cung cấp xung nhịp tham chiếu ổn định trong suốt quá trình thiết kế sau khi đồng hồ tham chiếu của bạn cho Hệ thống F-tile PLL khả dụng.

Nếu bạn không thể tuân thủ điều này, bạn phải cấu hình lại thiết bị.

Độ phân giải

Để khắc phục sự cố này, bạn nên thử cấu hình lại thiết bị của mình nếu cấu hình lại lần đầu tiên không thành công.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Intel Agilex® 7 FPGAs and SoC FPGAs F-Series

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.