ID bài viết: 000092732 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 23/08/2023

Tại sao tôi thấy Lỗi Tạo Logic Intel® Quartus® khi định cấu hình Intel® FPGA IP PHY Trực tiếp F-tile PMA/FEC thành FGT, chế độ Xung nhịp PLL Hệ thống, chiều rộng đơn, giao diện PMA 16 bit?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do lỗi trong Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.3 trở về trước, bạn có thể thấy Lỗi tạo logic khi định cấu hình Intel® FPGA IP PHY trực tiếp F-tile PMA/FEC thành FGT, chế độ Xung nhịp PLL hệ thống, chiều rộng đơn, giao diện PMA 16 bit.

    Lỗi tạo logic Intel Quartus sẽ chứa những nội dung sau:

    Lỗi (21843): sys_clk_src == SYS_CLK_SRC_XCVR

    Lỗi (21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER

    Lỗi (21843): tx_en == TRUE

    Lỗi (21843): tx_excvr_if_fifo_mode == TX_EXCVR_IF_FIFO_MODE_PHASECOMP

    Lỗi (21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE

    Lỗi (21843): tx_xcvr_width == TX_XCVR_WIDTH_16

    Độ phân giải

    Để khắc phục lỗi này, hãy thực hiện các bước dưới đây:

    1. Mở tệp * .tlg.rpt trong thư mục output_files

    2. Tìm kiếm "bb_f_ehip_tx" và "bb_f_ehip_rx" trong phần "Báo cáo cài đặt tham số IP của công cụ tạo logic" của tệp .tlg.rpt và sao chép các đường dẫn được liên kết với bb_f_ehip_tx và bb_f_ehip_rx.

    Hai giá trị tương ứng sẽ trông giống như ví dụ sau:

    fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

    fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit

    3. Thêm hai bài tập Tệp cài đặt Quartus (QSF) sau với trường <giá trị> là hai đường dẫn tương ứng được sao chép ở bước 2

    set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>

    set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to <value>

    Nhiệm vụ QSF hoàn chỉnh sẽ trông tương tự như ví dụ sau:

    set_instance_assignment -name HSSI_PARAMETER "tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

    set_instance_assignment -name HSSI_PARAMETER "rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE" -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit

    4. Lưu QSF biên dịch thiết kế.

    Sự cố này sẽ được khắc phục trong bản phát hành trong tương lai của Phần mềm Intel® Quartus Prime Pro Edition.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi F
    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi I

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.