ID bài viết: 000092708 Loại nội dung: Lỗi in Lần duyệt cuối: 25/10/2023

Tại sao đồng hồ F-tile Reference và System PLL Intel® FPGA IP không khóa được ở các tần số cụ thể?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm In the Intel® Quartus® Prime Pro Edition phiên bản 22.2 trở về trước, bạn có thể quan sát thấy đồng hồ F-tile Reference và System PLL Intel® FPGA IP không khóa được:

    • 999,9 MHz với tần số xung nhịp tham chiếu được đặt là 323,2 MHz.
    • 506,88 MHz với tần số xung nhịp tham chiếu được đặt là 245,76 MHz.
    Độ phân giải

    Để khắc phục sự cố này, bạn cần thực hiện các bước sau:

    1. Trong bộ điều hướng dự án, bấm đúp vào OPN (số bộ phận đặt hàng).
    2. Trong cửa sổ bật ra, nhấp vào nút "Tùy chọn thiết bị và mã pin".
    3. Trong danh mục "Chung", thay đổi tham số " Nguồn đồng hồ cấu hình " từ " Bộ dao động bên trong" thành:
    • Chân OSC_CLK_1 100 MHz hoặc
    • Chân OSC_CLK_1 125 MHz
    1. Biên dịch lại thiết kế.
    2. Cung cấp đồng hồ tham chiếu bên ngoài với tần số chính xác cho chân OSC_CLK_1. Vị trí chân "OSC_CLK_1" có thể được tìm thấy trong sơ đồ của bộ công cụ phát triển của bạn.

    Lưu ý: đối với các thiết bị F-tile Intel Agilex® có OPN kết thúc bằng hậu tố VR0, VR1 và VR2, bạn cần sử dụng Intel® Quartus® Prime Programmer phiên bản 21.4 để các giải pháp trên hoạt động.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    Intel® Agilex™ FPGA và SoC FPGA

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.