Trong bảng Intel® Cyclone® 10 LP Core Fabric và Hình sổ tay I/Os đa năng I/Os 102. "Dạng sóng thời gian cấu hình FPP" và Hình 104. "Dạng sóng thời gian cấu hình PS", có một thời gian tối thiểu thông số kỹ thuật tST2CK trong bao lâu từ nSTATUS sẽ cao cho đến khi bạn được cho phép cạnh tăng đầu tiên trên DCLK. Điều này quy định rằng DCLK phải thấp trong thời gian tối thiểu đó (tST2CK) trước khi nSTATUS tăng cao.
Trước khi cấu hình, DCLK không thể chuyển từ thấp đến cao trước khi nSTATUS cao. Khi nSTATUS cao, DCLK phải duy trì ở mức thấp trong thời gian tối thiểu được xác định bởi đặc điểm kỹ thuật tST2CK.
Nếu DCLK đã ở trạng thái cao trước khi nSTATUS tăng cao, nó có thể chuyển đổi từ cao xuống thấp với điều kiện đáp ứng thông số kỹ thuật tST2CK.