Do có vấn đề trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 22.2, ví dụ thiết kế cho Bộ cấu hình lại động F-Tile Intel® FPGA IP sẽ không hoạt động chính xác trong phần cứng với hỗ trợ vòng lặp nối tiếp nội bộ.
Vấn đề này sẽ ảnh hưởng đến tất cả các biến thể FGT của ví dụ thiết kế, bất kể loại sở hữu trí tuệ (IP).
Để giải quyết vấn đề này trong phần cứng, trước tiên thực hiện các bước sau để xác nhận rằng ví dụ thiết kế đang chạy trong chế độ vòng lặp nối tiếp nội bộ:
1.) Chuyển sang < mục thiết kế >/hardware_test_design/hwtest/src.
2.) Mở tệp parameter.tcl và xác minh rằng tham số "loopback mode" được đặt thành 1 như minh họa dưới đây:
thiết lập loopback_mode 1
3.) Nếu tham số không được đặt thành 1, thì ví dụ thiết kế đang chạy ở chế độ loopback ngoài và giải pháp này không áp dụng. Nếu tham số được đặt thành 1, hãy tiến hành như minh họa dưới đây:
4.) Chuyển đến thư < thiết kế >/hardware_test_design/hwtest/tests
5.) Đối với các biến thể Ethernet, mở tệp ftile_eth_dr_test.tcl.
Đối với các biến thể CPRI, mở tệp ftile_cpri_dr_test.tcl.
Đối với các biến thể Direct Phy, mở tệp ftile_dphy_dr_test.tcl.
Bất kể biến thể nào, giải pháp vẫn như cũ.
6.) Xác định vị trí và thay đổi các dòng sau:
Từ
nếu {$loopback_mode == 1} {
set_ilb $NUM_CHANNELS 1
} khác {
#set_ilb $NUM_CHANNELS 0
}
Để
nếu {$loopback_mode == 1} {
set_ilb $NUM_CHANNELS 0
}
7.) Lưu tập tin.
Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.
