Do sự cố trong Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.2, ví dụ thiết kế cho Bộ tái cấu hình động F-Tile Intel® FPGA IP sẽ không hoạt động chính xác trong phần cứng có bật vòng lặp nối tiếp bên trong.
Sự cố này sẽ ảnh hưởng đến tất cả các biến thể FGT của ví dụ thiết kế, bất kể loại tài sản trí tuệ (IP).
Để khắc phục sự cố này trong phần cứng, trước tiên hãy thực hiện các bước sau để xác nhận rằng ví dụ thiết kế đang chạy trong chế độ vòng lặp nối tiếp nội bộ:
1.) Điều hướng đến <thư mục thiết kế ví dụ> / hardware_test_design / hwtest / src.
2.) Mở tệp parameter.tcl và xác minh rằng tham số "chế độ loopback" được đặt thành 1 như hình dưới đây:
Bộ loopback_mode 1
3.) Nếu tham số không được đặt thành 1, thì ví dụ thiết kế đang chạy ở chế độ vòng lặp bên ngoài và giải pháp này không áp dụng. Nếu tham số được đặt thành 1, thì hãy tiến hành như hình dưới đây:
4.) Điều hướng đến <ví dụ thư mục thiết kế> / hardware_test_design / hwtest / thử nghiệm
5.) Đối với các biến thể Ethernet, hãy mở tệp ftile_eth_dr_test.tcl.
Đối với các biến thể CPRI, hãy mở tệp ftile_cpri_dr_test.tcl.
Đối với các biến thể Phy trực tiếp, hãy mở tệp ftile_dphy_dr_test.tcl.
Bất kể biến thể nào, cách giải quyết vẫn giống nhau.
6.) Xác định vị trí và thay đổi các dòng sau:
Từ
if {$loopback_mode == 1} {
set_ilb $NUM_KÊNH 1
} khác {
#set_ilb $NUM_KÊNH 0
}
Để
if {$loopback_mode == 1} {
set_ilb $NUM_KÊNH 0
}
7.) Lưu tệp.
Sự cố này được khắc phục bắt đầu từ Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.4.