Tại sao tôi thấy lỗi khi sử dụng trình mô phỏng Xcelium* khi mô phỏng ví dụ thiết kế Intel® FPGA IP SDI F-tile không phải AXI ở định dạng tệp VHDL?

Khi mô phỏng ví dụ thiết kế Intel® FPGA IP SDI II F-tile không phải AXI ở định dạng tệp VHDL bằng trình mô phỏng Xcelium, bạn có thể thấy các thông báo lỗi sau như sau:

• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): cổng Verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_coreclkin) của đầu vào chế độ yêu cầu liên kết ở khía cạnh bản đồ ngầm.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): cổng Verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_fast_clk) của đầu vào chế độ yêu cầu liên kết ở khía cạnh bản đồ ngầm.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): cổng verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_slow_clk) của đầu vào chế độ yêu cầu liên kết ở khía cạnh bản đồ ngầm.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd,751): cổng verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_pll_refclk_link) của đầu vào chế độ yêu cầu liên kết ở khía cạnh bản đồ ngầm.
• xmvhdl_p: *e,vlflnd (.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji.vhd,720): cổng verilog (sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_sqqzlai.tx_pll_refclk_link) của đầu vào chế độ yêu cầu liên kết ở khía cạnh bản đồ ngầm.
• xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1335|84): phiên bản 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_base_profile' của đơn vị thiết kế 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq' chưa được giải quyết trong 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: mô-đun'.
• xmelab: *e,cuvmur (sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv,1367|90): phiên bản 'tb_top.du_inst.sdi_tr_du_sys_inst:rx_phy:rx_phy.u_sec_profile1' của đơn vị thiết kế 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji' chưa được giải quyết trong 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa: mô-đun'.

Sự cố này xảy ra do một số cổng bị thiếu khi Intel® FPGA IP F-tile PMA/FEC Direct PHY Multirate được tích hợp vào ví dụ thiết kế F-tile SDI II Intel FPGA IP.

Sự cố này đã được khắc phục bắt đầu từ Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.4.