Tại sao ví dụ thiết kế đa phiên bản của tôi cho Ethernet F-tile Intel® FPGA Hard IP không đạt được liên kết trên cơ sở không liên tục?

Do sự cố trong Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.3, logic đặt lại cho ví dụ thiết kế đa phiên bản cho Intel® FPGA Hard IP Ethernet F-tile được triển khai không đúng. Điều này dẫn đến lỗi liên kết không liên tục khi đưa ra ví dụ thiết kế ban đầu. Vấn đề này tồn tại cho tất cả các ví dụ thiết kế nhiều phiên bản, bất kể biến thể IP.

Để khắc phục sự cố này, hãy thực hiện các bước sau:

1. Điều hướng đến thư mục <design example name>/hardware_test_design// .
2. Mở tệp eth_f_hw.v. Đây là cấp cao nhất của ví dụ thiết kế.
3. Thay đổi dòng sau:

TỪ:

gán rst_n[i] = arst;

ĐỂ:

gán rst_n[i] = source_rst_n;

4. Biên dịch ví dụ thiết kế.

Sự cố này được khắc phục bắt đầu từ Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.4.