Do sự cố trong Phiên bản Phần mềm Intel® Quartus® Prime Pro phiên bản 22.3, các tệp .sdc được tạo ra cho Đa tốc độ Ethernet F-tile Intel® FPGA IP hạn chế không đúng cách các cổng o_clk_rec_div và o_clk_rec_div64. Những hạn chế không đúng này có thể dẫn đến hỏng hóc chức năng khi sử dụng tài sản trí tuệ (IP) này.
Tần số thích hợp cho o_clk_rec_div64 (được hiển thị dưới dạng rx_clkout trong báo cáo thời gian) là 161,1328125 MHz cho các thiết kế 10G & 40G và 402.83203125 MHz hoặc 415.0390625 MHz cho các tốc độ khác.
Tần số thích hợp cho o_clk_rec_div (được hiển thị dưới dạng rx_clkout2 trong các báo cáo thời gian) là 156,25 MHz cho 10G, 312,5 MHz cho các thiết kế 40G và 390,625 MHz cho các tốc độ khác.
Để giải quyết vấn đề này, bạn có thể ghi đè lên các hạn chế ở cấp IP bằng cách xác định các hạn chế về thời gian đồng hồ mới trong tệp hạn chế thiết kế Synopsys Design (SDC) của dự án cấp cao nhất.
Trong ví dụ sau, đồng hồ *rx_pld_pcs_clk_ref và *rx_user_clk_ref được ép quá mức để các tần số rx_clkout và rx_clkout2 được rút ra một cách sạch sẽ.
Những đồng hồ này là đồng hồ chính cho rx_clkout và rx_clkout2.
- đặt clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2,095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- đặt clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2,226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.
