ID bài viết: 000092448 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/08/2023

Tại sao các cổng o_clk_rec_div và o_clk_rec_div64 bị hạn chế không đúng cách khi kiểm tra các báo cáo thời gian của Intel® FPGA IP Đa tốc độ Ethernet F-Tile?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.3, các tệp .sdc được tạo cho F-tile Ethernet Multirate Intel® FPGA IP hạn chế không đúng cách các cổng o_clk_rec_div o_clk_rec_div64 . Những ràng buộc không phù hợp này có thể dẫn đến lỗi chức năng khi sử dụng tài sản trí tuệ (IP) này.

    Tần số thích hợp cho o_clk_rec_div64 (được hiển thị như rx_clkout trong báo cáo thời gian) là 161,1328125 MHz cho thiết kế 10G & 40G và 402,83203125 MHz hoặc 415,0390625 MHz cho các tốc độ khác.

    Tần số thích hợp cho o_clk_rec_div (được hiển thị như rx_clkout2 trong báo cáo thời gian) là 156,25 MHz cho 10G, 312,5 MHz cho thiết kế 40G và 390,625 MHz cho các tốc độ khác.

    Độ phân giải

    Để khắc phục sự cố này, có thể ghi đè các ràng buộc cấp IP bằng cách xác định các ràng buộc khoảng thời gian xung nhịp mới trong tệp ràng buộc thiết kế Synopsys (SDC) của dự án cấp cao nhất.

    Trong ví dụ sau, các xung nhịp * rx_pld_pcs_clk_ref*rx_user_clk_ref được ghi đè để tần số rx_clkout rx_clkout2 được suy ra một cách rõ ràng.
    Những chiếc đồng hồ này là đồng hồ chính cho rx_clkout rx_clkout2.

    • đặt clk_target [get_clock_info -target IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|CH23]
    • create_clock -thêm -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
    • đặt clk_target [get_clock_info -target IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|CH23]
    • create_clock -thêm -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target

    Sự cố này được khắc phục bắt đầu từ Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.4.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi I

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.