ID bài viết: 000092407 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 16/04/2024

Tại sao mô phỏng cho Ví dụ thiết kế IP cứng FPGA Ethernet F-Tile bị treo khi chế độ Ethernet 25G và RS-FEC được bật?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Ethernet 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm Quartus® Prime Pro Edition Phiên bản 22.3, mô phỏng cho Ví dụ thiết kế IP cứng FPGA Ethernet F-Tile sẽ bị treo khi bật chế độ Ethernet 25G và RS-FEC.

    Độ phân giải

    Không có giải pháp thay thế cho vấn đề này. Sự cố này dự kiến sẽ được khắc phục trong bản phát hành tương lai của Phần mềm Quartus® Prime Pro Edition.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi I

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.