Tại sao ví dụ thiết kế IP FPGA PMA / FEC Direct PHY F-Tile không thành công khi tạo logic cho các thiết bị FPGA Agilex™ 7?

Do sự cố trong Phần mềm Quartus® Prime Pro Edition phiên bản 22.1, IP FPGA F-Tile PMA/FEC cho các thiết bị FPGA Agilex™ 7 sẽ không thành công trong quá trình biên dịch khi bạn bật chiều rộng gấp đôi với chiều rộng PMA 16. Các thông báo lỗi sau sẽ xuất hiện trong giai đoạn tạo logic:

• Lỗi (21843): Xung đột 0
• Lỗi (21843): Quy tắc: gdr_wrapper::topology_mapping_mux_rule @
• Lỗi (21842): Không thể tạo logic hỗ trợ vì các thành phần IP được sử dụng trong thiết kế có cài đặt xung đột
• Lỗi(21843): as.sw_topology != UX16E400GPTP_XX_DISABLED_XX_DISABLED || gdr.z1577a.topology == UX16E400GPTP_XX_DISABLED_XX_DISABLED
• Lỗi (21843): Quy tắc:gdr_virtual_channel::topo_and_stream_down_to_maib_adapter_tx_and_rx_fifo_mode_and_width_rules@ gdr
• Lỗi (21843): gdr.z1577a.topology !=UX16E400GPTP_XX_DISABLED_XX_DISABLED ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_en == FALSE ||gdr.z1577a.u_e400g_top.e400g_stream15_sys_clk_src !=E400G_STREAM15_SYS_CLK_SRC_XCVR ||
  gdr.z1577a.u_e400g_top.e400g_stream15_tx_aib_if_fifo_mode !=E400G_STREAM15_TX_AIB_IF_FIFO_MODE_REGISTER ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_excvr_if_fifo_mode !=E400G_STREAM15_TX_EXCVR_IF_FIFO_MODE_PHASECOMP ||
  gdr.z1577a.u_e400g_top.e400g_stream15_tx_primary_use !=E400G_STREAM15_TX_PRIMARY_USE_DIRECT_BUNDLE ||gdr.z1577a.u_e400g_top.e400g_stream15_tx_xcvr_width bên trong {E400G_STREAM15_TX_XCVR_WIDTH_10,E400G_STREAM15_TX_XCVR_WIDTH_20,E400G_STREAM15_TX_XCVR_WIDTH_32}
• Lỗi (21843): as.sw_topology == UX16E400GPTP_XX_DISABLED_XX_DISABLED
• Lỗi (21843): user.bb_f_ehip_tx[0] ->MAC_LOOPBACK. PCSMAC.fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx
• Lỗi (21843): is_used == Lỗi TRUE (21843): location == E400G_25G_15
• Lỗi(21843): sys_clk_src== SYS_CLK_SRC_XCVR
• Lỗi (21843): tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER
• Lỗi (21843): tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE
• Lỗi (21843): tx_xcvr_width == TX_XCVR_WIDTH_16

Sự cố này xảy ra do F-Tile PMA/FEC FPGA IP không hỗ trợ PMA width = 16 khi ở chế độ hai chiều rộng.

Để khắc phục sự cố này, không tạo F-Tile PMA/FEC FPGA IP với chiều rộng PMA = 16 khi ở chế độ chiều rộng gấp đôi.

Để biết thêm thông tin về các cấu hình được hỗ trợ, hãy tham khảo Kiến trúc F-Tile và PMA và Hướng dẫn Sử dụng IP PHY Trực tiếp của FEC.