ID bài viết: 000092243 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 08/02/2023

Error(19433): Truyền giữa perisory và DSP hoặc RAM (tên tín hiệu) thông qua ô logic (tên tín hiệu) sẽ khiến cho việc truyền thời gian không thể thực hiện được

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể nhận được thông báo lỗi này khi biên dịch thiết kế kết nối Giao diện Bộ nhớ ngoài Intel® Stratix® 10 FPGA IP để Chặn RAM trực tiếp bằng cách sử dụng Phần mềm Intel® Quartus® Prime phiên bản Pro.

    Độ phân giải

    Bạn có thể tránh lỗi này bằng cách thêm một hoặc nhiều giai đoạn đường ống giữa Giao diện bộ nhớ ngoài Intel® Stratix® 10 FPGA IP và RAM Khối.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.