ID bài viết: 000092075 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 28/02/2023

Tại sao các giá trị dung sai giữa AS_CLK và AS_DATA và nCSO và AS_CLK không khả dụng trong bảng dữ liệu thiết bị Intel Agilex® 7 và Intel® Stratix® 10?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Các giá trị dung sai giữa AS_CLK và AS_DATA và nCSO và AS_CLK đã bị xóa khỏi Bảng dữ liệu thiết bị Intel Agilex® 7 và Bảng dữ liệu thiết bị Intel® Stratix® 10.

 

Độ phân giải

Để xác định phạm vi nghiêng cho phép, hãy tham khảo hướng dẫn trong Hướng dẫn Sử dụng Cấu hình Intel Agilex® 7 FPGA và Hướng dẫn Sử dụng Intel® Stratix® 10 Của Bạn.

 

 

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA và FPGA SoC Intel® Agilex™ 7
FPGA Intel® Stratix® 10 và FPGA SoC

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.