ID bài viết: 000091946 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 16/02/2023

Tại sao Mẫu thiết kế Intel® Stratix® 10 L-tile và H-tile Avalon® Streaming Intel® FPGA IP cho Mẫu thiết kế PCI Express* thiếu hai đồng hồ thiết lập trong Tóm tắt Thiết lập Phân tích Thời gian?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP cứng Avalon-ST Intel® Stratix® 10 cho PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 22.2, các đồng hồ sau đây bị thiếu trong bản tóm tắt thiết lập khi biên dịch L-tile và H-tile Avalon® Streaming Intel® FPGA IP cho PCI Express* cho các thiết bị Intel® Stratix® 10 FPGA.

    • dut|dut|altera_pcie_s10_hip_ast_pipen1b_inst|altera_pcie_s10_hip_ast_pllnphy_inst|g_phy_g3x16.phy_g3x16|phy_g3x16|xcvr_hip_native|ch0
    • dut|dut|altera_avst512_iopll|altera_ep_g3x16_avst512_io_pll_s10_outclk0

     

     

    Độ phân giải

    Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 22.3.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.