ID bài viết: 000091918 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/08/2023

Tại sao IP PHY Ethernet đa tốc độ 1G/2,5G/5G/10G Intel® Stratix® 10 FPGA IP không tuân thủ sơ đồ trạng thái nhóm mã truyền PCS được viết trong Khoản 36 của IEEE 802.3 khi gửi / I2 / Tập đặt hàng?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong IP PHY Ethernet đa tốc độ 1G/2,5G/5G/10G Intel® Stratix® 10 FPGA, bạn có thể thấy chênh lệch chạy không chính xác / I2 / Đặt hàng ở chế độ 1GbE.

    Theo Khoản 36 của IEEE 802.3, /I2/ Bộ đặt hàng phải là /K28.5-/D16.2+/ trong thời gian IDLE.

    Tuy nhiên, IP PHY Ethernet đa tốc độ 1G/2,5G/5G/10G Intel® Stratix® 10 FPGA có thể tạo ra chênh lệch chạy ngược của /I2/ Bộ đặt hàng là /K28.5+/D16.2-/.

    Độ phân giải

    Một bản vá có sẵn để khắc phục sự cố này cho Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 21.2.

    Tải xuống và cài đặt Bản vá 0.45 từ các liên kết sau:

    Sự cố này được khắc phục bắt đầu với Phần mềm Intel® Quartus® Prime Pro Edition phiên bản 22.3.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Intel® Stratix® 10 MX
    FPGA SoC Intel® Stratix® 10 SX
    FPGA Intel® Stratix® 10 TX
    FPGA Intel® Stratix® 10 GX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.