ID bài viết: 000091750 Loại nội dung: Khả năng kết nối Lần duyệt cuối: 15/05/2023

Tại sao các chân IO_PLL_REFCLK được xóa trong Nguyên tắc kết nối Intel Agilex® FPGA chân nối?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Trong Hướng dẫn kết nối chân Intel Agilex® FPGA và tệp ghim từ Phần mềm Intel® Quartus® Prime, bạn sẽ nhận thấy IO_PLL_REFCLK_[12A,12C,13A,13C]_GXF đã bị xóa.

Độ phân giải

Điều này là do việc sử dụng phần mềm Intel® Quartus® Prime sử dụng IP nội bộ Intel®. Intel khuyến nghị bạn nên kết nối chân này với mặt đất thông qua điện trở 0 Ohm.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA và FPGA SoC Intel® Agilex™ 7

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.