Sự cố quan trọng
Hiệu năng ghi thấp trên đường dẫn phản hồi ghi trong chế độ áp suất ngược AXI là do lý do sau:
Khi áp lực AXI được kích hoạt, các số thông lượng ghi mong muốn không thể đạt được. Ở chế độ này, FIFO phản hồi đọc logic mềm được khởi tạo ngay lập tức, nhưng nó hiện quá nông để hấp thụ các loạt phản hồi ghi dẫn đến IP Bộ nhớ băng thông cao (HBM2) Intel® Stratix® 10 MX/NX FPGA (HBM2) bị áp lực. Trong HBMC, áp lực này dẫn đến áp lực ngược trên các kênh lệnh ghi, đó là những gì giới hạn thông lượng hệ thống tổng thể.
Độ sâu của phản hồi ghi Intel® Stratix® IP FIFO bộ nhớ băng thông cao (HBM2) 10 MX/NX FPGA (HBM2). Vì cần có 12 khe FIFO để điều chỉnh giao thức áp suất ngược AXI4 và HBMC, nên số lượng khe có sẵn để đệm tăng từ 4 đến 28. Số lượng MLAB không thay đổi, nhưng chiều rộng bộ đếm FIFO tăng 1 bit.
Vấn đề này hiện đang được lên lịch để giải quyết trong bản phát hành trong tương lai của phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.