ID bài viết: 000091595 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 09/05/2023

Tại sao mô phỏng Mẫu thiết kế IP Intel Agilex 7 FPGA của® F-Tile JESD204C bị lỗi với tín hiệu rx_gb_underflow_err xác nhận?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • ModelSim* -Phần mềm chỉnh sửa FPGA của Intel
  • Phiên bản FPGA Questa*-Intel®
  • IP FPGA Intel® JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong Phiên bản ModelSim*-Intel® FPGA 2021.4 và Questa* Intel® FPGA Edition 2022.1, một sự khác biệt về tần số rx_phy_clk dẫn đến tín hiệu rx_gb_underflow_err được đòi hỏi.
    Vấn đề này chỉ được quan sát thấy trong các biến thể sau:
    L = 16, M = 8, F = 2, TỐC ĐỘ DỮ LIỆU/L = 32000.00000Mbps, FCLK_MULP = 1, WIDTH_MULP = 4

    Độ phân giải

    Sự cố này ảnh Intel® Quartus® Prime Software IP phiên bản 22.2 và 22.3.

    Để giải quyết vấn đề này:

    Đối với ModelSim*, chạy mô phỏng bằng v2022.1 thay vì v2021.4.
    Đối với Questa*, chạy mô phỏng bằng v2021.3 thay vì v2022.1.

    Sự cố này đã được khắc phục trong Phiên bản ModelSim* Intel® FPGA và Questa* Intel® FPGA Phiên bản 22.4.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.