ID bài viết: 000091532 Loại nội dung: Lỗi in Lần duyệt cuối: 11/01/2023

Tại sao Bộ đa tốc Ethernet F-tile Intel® FPGA IP giữ các vi phạm thời gian trên tên miền i_reconfig_clk của nó?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề ở Phiên bản Phần mềm Intel® Quartus® Prime Pro phiên bản 22.2, Đa tốc độ Ethernet F-tile Intel® FPGA IP có thể có các vi phạm thời gian trên tên miền i_reconfig_clk của nó.

    Những vi phạm này được giữ như được hiển thị trong Hạn chế thiết kế Synopsys (. sdc) báo cáo thời gian thường xuất hiện với đường dẫn "Đến Nút" chứa "pld_avmm2_clk_rowclk.reg" và tương tự như định dạng sau:
    eth_f_dr_top_wrapper_auto_tiles|z1577a_x0_y0_n0|avmm2_21~maib_ss_lib/x0/u23_2/pld_avmm2_clk_rowclk.reg

    Độ phân giải

    Để giải quyết vấn đề này, biên dịch thiết kế với nhiều hạt giống cho đến khi tìm thấy hạt giống đi qua.
    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.
     

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    Intel® Agilex™ FPGA và SoC FPGA

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.