Do có vấn đề ở Phiên bản Phần mềm Intel® Quartus® Prime Pro phiên bản 22.2, Đa tốc độ Ethernet F-tile Intel® FPGA IP có thể có các vi phạm thời gian trên tên miền i_reconfig_clk của nó.
Những vi phạm này được giữ như được hiển thị trong Hạn chế thiết kế Synopsys (. sdc) báo cáo thời gian thường xuất hiện với đường dẫn "Đến Nút" chứa "pld_avmm2_clk_rowclk.reg" và tương tự như định dạng sau:
eth_f_dr_top_wrapper_auto_tiles|z1577a_x0_y0_n0|avmm2_21~maib_ss_lib/x0/u23_2/pld_avmm2_clk_rowclk.reg
Để giải quyết vấn đề này, biên dịch thiết kế với nhiều hạt giống cho đến khi tìm thấy hạt giống đi qua.
Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.