Tại sao IP cứng E-Tile cho Ethernet Intel® FPGA IP được tạo ra ví dụ thiết kế trong chế độ QSYS không thành công trong quá trình biên dịch, mô phỏng và chạy phần cứng?

Do sự cố trong Phiên bản Phần mềm Intel® Quartus® Prime Pro Edition Phiên bản 22.2, IP cứng E-Tile cho Ethernet Intel® FPGA IP tạo Ví dụ thiết kế với QSYS được chọn làm chế độ môi trường thiết kế có thể không biên dịch và mô phỏng với thông báo lỗi sau. Bạn có thể thấy lỗi trong phần cứng cho ví dụ thiết kế chế độ QSYS có thể được biên dịch thành công. Các thông báo lỗi khác nhau tùy theo cài đặt IP.

Ví dụ về thông báo cảnh báo và lỗi biên dịch Intel® Quartus® Prime Pro:

• Lỗi (13458): Lỗi gán liên tục Verilog HDL tại alt_ehipc3_hw.v(423): đối tượng "o_sl_tx_ready_1" ở phía bên trái của phép gán phải có kiểu mạng
• Error(129001): Cổng đầu vào REFCLK trên atom "iopll_sclk_todsync_inst|altera_iopll_0|stratix10_altera_iopll_i|s10_iopll.fourteennm_pll", là một fourteennm_iopll nguyên thủy, không được kết nối và / hoặc cấu hình hợp pháp
• Cảnh báo (16788): Net "i_clk_ref_0" không có trình điều khiển tại alt_ehipc3_hw.v(260)
• Cảnh báo (16788): Net "i_sl_clk_tx_0" không có trình điều khiển tại alt_ehipc3_hw.v(272)

Ví dụ về thông báo lỗi mô phỏng:

• Lỗi (có thể triệt tiêu): ./basic_avl_tb_top.sv(175): (vopt-2912) Không tìm thấy cổng 'i_clk_ref' trong mô-đun 'ex_25G' (kết nối thứ 1)
• Lỗi (có thể triệt tiêu): ./basic_avl_tb_top.sv(196): (vopt-2912) Không tìm thấy cổng 'i_sl_clk_tx' trong mô-đun 'ex_25G' (kết nối thứ 3)

Để khắc phục sự cố này trong phần mềm Intel® Quartus® Prime Pro Edition v22.2, tạo ví dụ thiết kế trong chế độ môi trường thiết kế GỐC.

Sự cố này đã được khắc phục trong phiên bản 22.3 Intel® Quartus® Prime Pro Edition Software.