ID bài viết: 000091063 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 10/06/2025

Lỗi (13452): Lỗi khởi tạo mô-đun Verilog HDL: mô-đun "altera_emif_arch_nd_bufs" không có tham số có tên "PORT_MEM_CK_BIDIR_WIDTH"

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    Giao diện bộ nhớ ngoài IP FPGA Intel® Stratix® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong Phần mềm Quartus® Prime Pro Edition v22.1 trở về trước, bạn có thể thấy lỗi này sau khi nâng cấp Giao diện bộ nhớ ngoài Stratix® lõi IP 10 FPGA từ phiên bản Phần mềm Quartus® Prime Pro Edition trước đó.

Lỗi xảy ra khi một thiết kế chứa nhiều hơn một phiên bản của Giao diện bộ nhớ ngoài Stratix® lõi IP 10 FPGA và không phải tất cả đều được nâng cấp lên cùng một phiên bản Phần mềm Quartus® Prime Pro Edition.

Độ phân giải

Để khắc phục sự cố này, nâng cấp tất cả các phiên bản của giao diện bộ nhớ ngoài Stratix® lõi IP 10 FPGA lên cùng một phiên bản của phần mềm Quartus® Prime Pro Edition.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC

1

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.