ID bài viết: 000090990 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 01/06/2023

Khi sử dụng Intel Agilex® 7 FPGA P-Tile, tại sao lại có lỗi mô phỏng khi biên dịch DMA Intel® FPGA IP đa kênh cho thiết bị thử nghiệm PCI Express trong trình mô phỏng Cadence Xcelium?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Giao diện
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Như đã nêu trong Bảng 34. Trình mô phỏng được hỗ trợ cho MCDMA IP P-Tile của DMA Intel® FPGA IP đa kênh cho Hướng dẫn Sử dụng Mẫu Thiết kế PCI Express, trình mô phỏng Cadence Xcelium không được hỗ trợ nếu thử mô phỏng cấu hình IP này bằng Cadence Xcelium, thì sẽ thấy lỗi sau:

    $>./xcelium_setup.sh
    ~~~~~
    xmelab: *W,DSELAB: Thiết kế SystemVerilog này sẽ được mô phỏng theo trình tự mô phỏng SYSTEMVerilog 1800-2009. Sử dụng -disable_sem2009 chọn để tắt trình tự mô phỏng SV 2009.
    xmelab: *F,CUMSTS: Chỉ thị thời gian bị thiếu trên một hoặc nhiều mô-đun.
    xmsim: 20.03-s005: (c) Bản quyền 1995-2020 Cadence Design Systems, Inc.
    xmsim: *F,NOSNAP: Snapshot 'pcie_ed_tb.pcie_ed_tb' không tồn tại trong thư viện.

    Độ phân giải

    Hỗ trợ cho trình mô phỏng Cadence Xcelium của cấu hình IP này dự kiến sẽ phát hành trong tương lai của Intel® Quartus® mềm Prime phiên bản Pro.

    Để giải quyết vấn đề này với bản phát hành IP hiện có, vui lòng đảm bảo sử dụng trình mô phỏng được hỗ trợ.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi F
    Bộ phát triển Intel® Agilex™ Chuỗi F DK-DEV-AGF014E2ES
    Bộ phát triển Intel® Agilex™ Chuỗi F DK-DEV-AGF014EA

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.