Khi sử dụng Intel Agilex® 7 FPGA P-Tile, tại sao lại có lỗi mô phỏng khi biên dịch DMA Intel® FPGA IP đa kênh cho thiết bị thử nghiệm PCI Express trong trình mô phỏng Cadence Xcelium?

Như đã nêu trong Bảng 34. Trình mô phỏng được hỗ trợ cho MCDMA IP P-Tile của DMA Intel® FPGA IP đa kênh cho Hướng dẫn Sử dụng Mẫu Thiết kế PCI Express, trình mô phỏng Cadence Xcelium không được hỗ trợ nếu thử mô phỏng cấu hình IP này bằng Cadence Xcelium, thì sẽ thấy lỗi sau:

$>./xcelium_setup.sh
~~~~~
xmelab: *W,DSELAB: Thiết kế SystemVerilog này sẽ được mô phỏng theo trình tự mô phỏng SYSTEMVerilog 1800-2009. Sử dụng -disable_sem2009 chọn để tắt trình tự mô phỏng SV 2009.
xmelab: *F,CUMSTS: Chỉ thị thời gian bị thiếu trên một hoặc nhiều mô-đun.
xmsim: 20.03-s005: (c) Bản quyền 1995-2020 Cadence Design Systems, Inc.
xmsim: *F,NOSNAP: Snapshot 'pcie_ed_tb.pcie_ed_tb' không tồn tại trong thư viện.

Hỗ trợ cho trình mô phỏng Cadence Xcelium của cấu hình IP này dự kiến sẽ phát hành trong tương lai của Intel® Quartus® mềm Prime phiên bản Pro.

Để giải quyết vấn đề này với bản phát hành IP hiện có, vui lòng đảm bảo sử dụng trình mô phỏng được hỗ trợ.