Do một vấn đề đã được nêu chi tiết trong Intel Agilex® hướng dẫn sử dụng và bảng ES 7 ES (ES-1069). Khi sử dụng P-Tile Avalon® Streaming Intel® FPGA IP cho PCI Express, với tính năng đa chức năng được bật, đăng ký trạng thái thiết bị PCI Express (offset 0x07Ah bit [5]: Giao dịch đang chờ bit) cho mỗi chức năng ảo (VF) được triển khai dưới dạng đăng ký trạng thái Write-1-to-Clear (RW1C). Bản sửa đổi thông số kỹ thuật PCI Express Base 4.0 phiên bản 1.0 quy định rằng thanh ghi này phải được triển khai dưới dạng chỉ đọc (RO) khi tính năng đa chức năng được bật. Sự cố này không gây ra lỗi chức năng.
Không có kế hoạch khắc phục vấn đề này. Để giải quyết vấn đề này, logic ứng dụng có thể sử dụng Giao diện Đánh chặn Cấu hình (CII) hoặc Người dùng Trực tiếp Avalon® Giao diện Bộ nhớ Được Ánh xạ để sửa đổi các truy cập cấu hình vào thanh ghi này.