ID bài viết: 000090686 Loại nội dung: Lỗi in Lần duyệt cuối: 11/01/2023

Tại sao Mẫu Thiết kế IP Intel® Stratix® Intel® Stratix® 1 FPGA 0 của Interlaken (thế hệ thứ 2) không thể đóng thời gian khi được định cấu hình ở 25Gbps và chế độ Interlaken Look-aside được bật?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Interlaken (Thế hệ thứ 2)
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 22.1 và trước đó, Mẫu thiết kế IP Intel® Stratix® 10 FPGA Intel® Stratix® Intel® Stratix® có thể bị lỗi thời gian đóng khi được định cấu hình ở 25Gbps và chế độ Interlaken Look-aside được bật.

    Độ phân giải

    Để giải quyết vấn đề này trong Phần mềm Intel® Quartus® Prime Pro phiên bản 22.1 và cũ hơn, khởi chạy Design Space Explorer II trong Phần mềm Intel® Quartus® Prime Pro và thực hiện quét hạt giống .
    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC
    Bộ phát triển toàn vẹn tín hiệu Intel® Stratix® 10 GX
    Bộ phát triển toàn vẹn tín hiệu Intel® Stratix® 10 TX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.