Do có vấn đề trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 22.1, việc triển khai ví dụ thiết kế VHDL của Bộ cấu hình lại động F-Tile Intel® IP không mô phỏng chính xác.
Trình mô phỏng Cadence® Xcellium sẽ tạo ra các cảnh báo liên quan đến mô đun dr_cpu_ctrl_inst chứa văn bản tương tự như được hiển thị dưới đây:
Đã thử tuyên truyền các kết quả defparam cho một phiên bản không phải Verilog
Để xử lý vấn đề này trong mô phỏng, hãy chỉnh sửa tệp run_xcelium.sh để thêm công tắc chung mới thành lực lượng và đặt dr_cpu_ctrl DMEM_INIT_FILE với tệp *_combined mif chính xác được tạo từ luồng QTLG.
Lưu ý: Đảm bảo rằng tên tệp mif đúng đã được sử dụng chỉ sau khi giai đoạn Tạo quartus Support-logic chạy.
Ví dụ về bài tập bắt buộc được hiển thị dưới đây:
xmelab -relax -timescale '1 ps / 1 ps' -access +rwc -chung "basic_avl_tb_top.eth_f_hw.dr_dut:dr_f_0.dr_cpu_ctrl_inst:DMEM_INIT_FILE => \"eth_f_hw__combined_z1577a_x0_y166_n0.mif\"" basic_avl_tb_top
Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.