ID bài viết: 000090388 Loại nội dung: Lỗi in Lần duyệt cuối: 29/11/2024

Tại sao độ trễ không nhất quán đối với việc hủy xác nhận tín hiệu pX_reset_status_n_o sau một sự kiện pin_perst_n?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Tín hiệu pX_reset_status_n_o từ IP truyền phát trực tuyến Avalon® P-Tile cho PCI* Express bao gồm một đặc tính tích lũy liên quan đến số lần xác nhận pin_perst_n liên tiếp.

    Mỗi sự kiện pin_perst_n liên tiếp sẽ được xếp hàng đợi và thực thi lần lượt, ảnh hưởng đến tổng thời gian cần thiết để IP P-Tile Avalon® Streaming cho PCI* Express thoát khỏi thiết lập lại và hủy xác nhận tín hiệu pX_reset_status_n_o .

    Hình 1. hiển thị hành vi P-Tile Avalon® Streaming IP cho PCI Express khi một xác nhận pin_perst_n duy nhất được đưa ra từ máy chủ. Hình 2. Hiển thị đặc tính tích lũy khi nhiều xác nhận pin_perst_n được ban hành.

    Độ phân giải

    Hướng dẫn Sử dụng P-Tile Avalon® Streaming IP cho PCI* Express sẽ không được cập nhật để bao gồm thông tin này.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi F
    FPGA Intel® Stratix® 10 DX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.