ID bài viết: 000090134 Loại nội dung: Lỗi in Lần duyệt cuối: 17/02/2023

Tại sao sự chậm trễ không nhất hợp cho việc hủy bỏ tín hiệu pX_reset_status_n_o theo sau một sự kiện pin_perst_n?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Tín hiệu pX_reset_status_n_o động từ R-Tile Avalon® Streaming Intel® FPGA IP cho PCI Express bao gồm một dấu hiệu tích lũy liên quan đến số lượng các pin_perst_n nhận định back-to-back.

    Mỗi sự kiện pin_perst_n trực tiếp sẽ được xếp hàng và thực hiện một sự kiện khác, ảnh hưởng đến tổng thời gian cần thiết cho R-Tile Avalon® Streaming Intel® FPGA IP để PCI Express hết thời gian đặt lại và loại bỏ tín hiệu pX_reset_status_n_o.

    Hình 1 hiển thị R-Tile Avalon® Streaming Intel® FPGA IP hành vi PCI Express khi một pin_perst_n nhận định duy nhất được phát hành từ máy chủ. Hình 2 cho thấy kết thúc tích lũy khi có nhiều pin_perst_n nhất định.

     

    Độ phân giải

    R-Tile Avalon® Streaming Intel® FPGA IP hướng dẫn sử dụng PCI Express đã được cập nhật để bao gồm thông tin này bắt đầu từ phiên bản 22.2.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi I

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.