ID bài viết: 000089948 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/03/2023

Tôi có nên bảo quản các chân máy phát chưa được sử dụng của PLL kênh E-Tile trên Intel® Stratix® 10 hoặc Intel Agilex® 7 E-Tile FPGAs?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • Bộ thu phát Stratix® 10 E-Tile PHY riêng
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Không, bạn không cần phải bảo quản các chân máy phát chưa sử dụng của PLL kênh E-Tile trên Intel® Stratix® 10 hoặc Intel Agilex 7 E-Tile FPGAs.

    Ví dụ: Nếu thiết kế hiện tại của bạn triển khai PLL kênh E-Tile ở vị trí 4 mà đồng hồ các kênh E-Tile 0-3 ở chế độ Ép đồng hồ EMIB ngoài, bạn không cần phải bảo toàn các chân TX của kênh 4 nếu kênh đó sau này được sử dụng làm kênh dữ liệu thay vì PLL kênh.

     

     

     

    Độ phân giải

    Thông tin này sẽ được thêm vào bản sửa đổi trong tương lai của Hướng dẫn Sử dụng Bộ thu phát E-Tile PHY.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA và FPGA SoC Intel® Agilex™ 7 Chuỗi F
    FPGA Intel® Stratix® 10 DX
    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.