Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 22.1, bạn có thể thấy lỗi biên dịch trên trong Phiên bản Phần mềm Questa*-Intel® FPGA phiên bản 2022.1 trong khi chạy mô phỏng ví dụ thiết kế dựa trên VHDL của PHY Lite cho Giao diện song song Intel Agilex® FPGA IP. Điều này là do Trình kiểm tra IP PHYLITE với Bộ tạo PRBS và Kiểm tra được chứa trong ví dụ thiết kế sử dụng cổng "channel_strobe_out_in", không còn được sử dụng trong PHY Lite cho Giao diện song song Intel Agilex® FPGA.
Để khắc phục vấn đề này, ngăn chặn lỗi bằng cách thay thế dòng 127 trong msim_setup.tcl như sau:
đặt USER_DEFINED_ELAB_OPTIONS "-suppress 1130, 14408, 16154"
Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Mềm Prime Pro phiên bản v22.2.