ID bài viết: 000089030 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 05/06/2023

Làm cách nào để giảm kích thước tệp bitstream Định cấu hình lại một phần (PR) trong Intel® Stratix® 10 và các thiết bị Intel Agilex® FPGA?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Kích thước tệp bitstream PR cho các thiết bị Intel® Stratix® 10 và Intel Agilex® FPGA phụ thuộc vào số lượng các lĩnh vực đồng hồ thuộc khu vực PR. Một số lượng lớn các lĩnh vực đồng hồ được bao phủ bởi khu vực PR dẫn đến kích thước tệp bitstream lớn hơn. Do đó, thời gian lập trình PR sẽ tăng lên tương ứng.

Độ phân giải

Để giảm kích thước tệp bitstream PR, hãy làm theo hai mẹo dưới đây:

  1. Chỉ nhắm mục tiêu số lượng lĩnh vực đồng hồ cần thiết cho khu vực PR.
  2. Khi căn chỉnh Khu vực Định tuyến với các khu vực đồng hồ, đảm bảo rằng Khu vực Định tuyến là một inset hàng/cột LAB từ biên của ranh giới khu vực đồng hồ.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC
FPGA và FPGA SoC Intel® Agilex™ 7

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.