Trong thiết bị SoC Cyclone® V, có ba nguồn xung giờ cho vòng lặp khóa pha (HPS) SDRAM của hệ thống xử lý cứng (HPS) có tên eosc1_clk, eosc2_clk và f2s_sdram_ref_clk, nhưng không có sẵn để chỉ định nguồn xung giờ trong GUI sở hữu trí tuệ (IP) HPS.
Việc lựa chọn nguồn đồng hồ cho HPS SDRAM PLL được kiểm soát bởi phần mềm Preloader:
1. Tạo tài spl_bsp từ các tệp giao cầm tay và pll_config.h được tạo ra trong thư mục "được tạo ra" của thư mục mục tiêu BSP.
2. Trong tệp pll_config.h, thay đổi giá trị sau thành tài nguyên đồng hồ mong đợi:
#define CONFIG_HPS_SDRPLLGRP_VCO_SSRC (0)
Giá trị 0 có nghĩa là sử eosc1_clk nguồn đồng hồ tham chiếu SDRAM PLL, 1 phương tiện để sử dụng eosc2_clk và 2 phương tiện để sử dụng f2s_sdram_ref_clk.
3. Biên dịch Preloader và xây dựng hình ảnh Preloader.