Tại sao thiết kế Intel® FPGA IP F-Tile PMA/FEC Direct PHY của tôi chứa bộ thu phát FGT hoặc FHT cho thấy các lỗi thời gian liên quan đến bộ điều khiển đặt lại mềm (SRC) ?

Do có vấn đề trong Phần mềm phiên bản Intel® Quartus® Prime Pro v21.4, thiết kế F-tile PMA/FEC Direct PHY Intel® FPGA IP chứa bộ thu phát FGT hoặc FHT có thể hiển thị không chính xác các lỗi thời gian liên quan đến bộ điều khiển đặt lại mềm (SRC).
Đặc điểm của những lần thất bại thời gian này là khi khởi chạy hoặc đồng hồ chốt sẽ được liệt kê là src_divided_osc_clk.  Đồng hồ còn lại (đồng hồ chốt hoặc đồng hồ khởi chạy) sẽ là một đồng hồ khác.
Bạn cũng có thể thấy rằng số dư báo cáo là một số âm rất lớn, theo thứ tự -90 ns.

Ví dụ về các lỗi thời gian như sau:

Ví dụ thất bại thời gian 1
Từ Node: IP_INST[0].hw_ip_top|dut|eth_f_0|sip_inst|sip_freeze_tx_src_reg[0]
Nút đến: eth_f_hw__tiles|z1577a_x0_y0_n0__reset_controller|x_f_tile_soft_reset_ctlr_sip_v1|x_ftile_reset|rst_ctrl_sync|sip_freeze_tx_SRC_sequence_inst[18]|din_s1
Đồng hồ khởi chạy: reconfig_clk
Chốt đồng hồ: src_divided_osc_clk

Mô hình độ trễ: 2_slow_vid2_100c thiết lập: -1,474 giữ: 0.027
Model độ trễ: 2_slow_vid2b_100c đặt mới: -1,574 giữ: 0.167
Model độ trễ: MIN_fast_vid2a_0c đặt mới: -1.193 giữ: 0.216
Model độ trễ: MIN_fast_vid2a_100c đặt mới: -1,304 giữ: 0.186
Model độ trễ: MIN_fast_vid2_100c đặt mới: -1,244 giữ: 0.093

Ví dụ về lỗi thời gian 2
Từ Node: eth_f_hw__tiles|z1577a_x0_y0_n0__reset_controller|x_f_tile_soft_reset_ctlr_sip_v1|x_ftile_reset|rst_ctrl|dp_sip_rx_aib_control_select[19]
Đến Nút: eth_f_hw__tiles|z1577a_x0_y0_n0|hdpldadapt_rx_chnl_19~pld_rx_clk1_dcm.reg
Đồng hồ khởi chạy: src_divided_osc_clk
Đồng hồ chốt: IP_INST[0].hw_ip_top|clkdiv2_pll_inst|altera_iopll_0_outclk0
 
Mô hình độ trễ: 2_slow_vid2_100c hồi: -90.597 loại bỏ: 0.244
Mô hình độ trễ: 2_slow_vid2b_100c hồi: -90,756 loại bỏ: 0.446
Mô hình độ trễ: MIN_fast_vid2a_0c hồi: loại bỏ -90.063: 0.535
Mô hình độ trễ: MIN_fast_vid2a_100c hồi: loại bỏ -90.241: 0.316
Mô hình độ trễ: MIN_fast_vid2_100c hồi: loại bỏ -90.057: 0.076
 

Sự cố này đã được khắc phục bắt đầu với phiên Intel® Quartus® Mềm Prime Pro phiên bản v22.1.
Để giải quyết vấn đề này trong Phiên bản Phần mềm Intel® Quartus® Prime Pro phiên bản 21.4 trở lên, các đường dẫn bị lỗi liên quan đến bộ điều khiển đặt lại mềm có thể được bỏ qua một cách an toàn.
Tuy nhiên, Nếu bạn chọn khắc phục các lỗi thời gian không chính xác này để chúng không được báo cáo, hãy làm theo các bước sau:

1. ) Khi bạn đã biên dịch thiết kế của mình trong phần mềm Intel® Quartus® Prime, khởi chạy Trình phân tích Thời gian từ menu Công cụ.  
2. ) Sau khi Timing Analyzer đã tạo ra danh sách thời gian, Tạo ra báo cáo thời gian khác nhau bao gồm báo cáo thời gian thiết lập và báo cáo thời gian khôi phục.

   Trong trường hợp này, mặc dù đường dẫn sai không bị hạn chế, trình phân tích thời gian không báo cáo bất kỳ lỗi thời gian nào.
    

3. ) Xem báo cáo vượt qua miền đồng hồ để xem đường dẫn thời gian không bị hạn chế.
    

   Điều này cho thấy các đường dẫn thời gian không bị hạn chế như Không đồng bộ (Timed Un kiện).  Mặc dù Bộ phân tích Thời gian không báo cáo lỗi thời gian cho các đường dẫn này, chúng nên bị hạn chế để chúng không được bao gồm trong phân tích thời gian.

    

4. ) Để đặt ràng buộc trên các đường dẫn này, chọn một trong số chúng, nhấp chuột phải và chọn Thời gian báo cáo. Các tùy chọn mặc định cho báo cáo như được hiển thị là đủ.
    

   

5. ) Nhấp vào OK.  Báo cáo thời gian sẽ được tạo.

   

6. ) Để hạn chế đường dẫn như một Đường dẫn Sai, có nghĩa là nó sẽ không còn được bao gồm trong phân tích thời gian, nhấp chuột phải vào bất cứ nơi nào trên đường dẫn và chọn Thiết lập Đường dẫn sai (giữa các nút)....
    

   

7. ) Để hồi quy các báo cáo thời gian, nhấp chuột phải vào bất kỳ báo cáo nào được hiển thị trong cửa sổ Báo cáo và chọn Regrate All Out of Date.

   Sau khi tái tạo các báo cáo cũ, bạn sẽ thấy rằng đường dẫn thời gian bị hạn chế không còn xuất hiện trong báo cáo tóm tắt.  Điều này là do bạn đã hạn chế Phân tích Thời gian để không phân tích đường dẫn sai đó.

    

8. ) Lặp lại điều này cho tất cả các đường dẫn bạn muốn hạn chế.  Khi bạn đã hoàn tất, lưu tất cả các thay đổi bạn đã thực hiện trong tệp .sdc mới bằng cách chọn Ghi tệp SDC... từ menu Hạn chế.
    

   

Bạn có thể chọn tên và vị trí của tệp .sdc cần viết.
Tệp .sdc được tạo ra sẽ bao gồm tất cả các hạn chế từ các tệp .sdc ban đầu được đọc trong cho thiết kế cùng với ràng buộc mới mà bạn đã thêm.
Bạn có thể thêm tệp .sdc này vào dự án Phần mềm Intel Quartus Prime của mình để biên dịch trong tương lai.

Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phần mềm Intel Quartus Prime phiên bản Pro.