Do có vấn đề trong Phiên bản Phần mềm Intel® Quartus® Prime Pro phiên bản 21.3 và 21.4, các thiết kế chứa F-Tile JESD204C Intel® FPGA IP sử dụng thiết bị Intel Agilex® 7 sẽ không vượt qua được giai đoạn "Tạo logic hỗ trợ" của phần mềm phiên bản Intel® Quartus® Prime Pro.
Lỗi này xảy ra khi tỷ lệ dữ liệu được chọn không chia cho 64.
Để giải quyết vấn đề này, hãy chọn tốc độ dữ liệu trong IP JESD204C chia cho 64.
Nếu điều này không thực tế, thì bạn phải chọn tần số đầu ra PLL hệ thống bằng cách sử dụng thuật toán sau:
Tần số đầu ra PLL hệ thống = (Tốc độ dữ liệu/32) * 2
Tần số đầu ra PLL hệ thống kết quả phải nhỏ hơn hoặc bằng 1 GHz cho mỗi đặc điểm kỹ thuật PLL hệ thống.
Vấn đề này dự kiến sẽ được khắc phục trong bản phát hành trong tương lai của phiên bản Phần mềm Intel® Quartus® Prime phiên bản Pro.