Do có vấn đề trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 21.3, bạn có thể thấy lỗi nội bộ này khi biên dịch các thiết kế nhắm mục tiêu đến các thiết bị Intel Agilex® và bao gồm lõi LVDS SERDES Intel FPGA IP. Lỗi xảy ra khi một ngân hàng I/O có một số lõi LVDS SERDES Intel FPGA IP tín hiệu đặt lại khác nhau được kết nối với khối Căn chỉnh pha xung giờ (CPA).
Để giải quyết vấn đề này, hãy sử dụng một tín hiệu đặt lại cho tất cả các khối CPA trong cùng một ngân hàng I/O.
Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của Phiên bản Phần mềm Intel® Quartus® Prime Phiên bản Pro.