ID bài viết: 000088120 Loại nội dung: Khả năng tương thích Lần duyệt cuối: 13/12/2021

Tại sao Mẫu thiết kế IP Intel® Stratix® DisplayPort 10 FPGA thất bại trong việc đào tạo liên kết RX ở Tốc độ bit cao 3 (HBR3)?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • DisplayPort*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong Mẫu Thiết kế IP FPGA DisplayPort Intel® Stratix® 10được tạo ra với Phần mềm thiết kế Intel® Quartus® Prime phiên bản 20.3 trở lên, bạn có thể quan sát lỗi đào tạo liên kết RX tại HBR3 và liên kết xuống các chuyến tàu đến HBR2.

    Độ phân giải

    Để khắc phục sự cố này trong phiên bản Intel® Quartus® phần mềm Prime Pro phiên bản 20.3 trở lên, hãy làm theo các bước:

    1. Thay thế . /rtl/rx_phy/rx_phy_top.v với rx_phy_top.v

    2. Thay thế . /rtl/tx_phy/tx_phy_top.v với tx_phy_top.v

    3. Thay thế ./rtl/bitec_reconfig_alt_s10.v bằng intel_reconfig_alt_s10.v

    Sự cố này được khắc phục trong phiên Intel® Quartus® Mềm Prime Pro phiên bản 20.4 trở lên.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 6 sản phẩm

    FPGA Intel® Stratix® 10 MX
    FPGA SoC Intel® Stratix® 10 SX
    FPGA Intel® Stratix® 10 TX
    Bộ phát triển Intel® Stratix® 10 GX DK-DEV-1SGX-H-A
    Bộ phát triển Intel® Stratix® 10 GX DK-DEV-1SGX-L-A
    FPGA Intel® Stratix® 10 GX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.